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电路常识性概念之MOS管及简单CMOS逻辑门电路原理

文章出处:未知 人气:发表时间:2021-09-03

  以N型管为例,2端为控制端,称为“栅极”;3端通常接地,称为“源极”;源极电压记作Vss,1端接正电压,称为“漏极”,漏极电压记作VDD。要使1端与3端导通,栅极2上要加高电平。对P型管,栅极、源极、漏极分别为5端、4端、6端。要使4端与6端导通,栅极5要加低电平。在CMOS工艺制成的逻辑器件或单片机中,N型管与P型管往往是成对出现的。同时出现的这两个CMOS管,任何时候,只要一只导通,另一只则不导通(即“截止”或“关断”),所以称为“互补型CMOS管”。

  高速CMOS电路的电源电压VDD通常为+5V;Vss接地,是0V。高电平视为逻辑“1”,电平值的范围为:VDD的65%~VDD(或者VDD-1.5V~VDD)低电平视作逻辑“0”,要求不超过VDD的35%或0~1.5V。+1.5V~+3.5V应看作不确定电平。在硬件设计中要避免出现不确定电平。近年来,随着亚微米技术的发展,单片机的电源呈下降趋势。低电源电压有助于降低功耗。VDD为3.3V的CMOS器件已大量使用。在便携式应用中,VDD为2.7V,甚至1.8V的单片机也已经出现。将来电源电压还会继续下降,降到0.9V,但低于VDD的35%的电平视为逻辑“0”,高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。3、非门

  A端为高电平时,P型管截止,N型管导通,输出端C的电平与Vss保持一致,输出低电平;A端为低电平时,P型管导通,N型管截止,输出端C的电平与VDD一致,输出高电平。

  ②、A输入高电平,B输入低电平时,1、3管导通,2、4管截止,C端电位与1管的漏极保持一致,输出高电平。

  ④、A、B输入均为高电平时,1、2管截止,3、4管导通,C端电压与地一致,输出低电平。5、或非门